Интернет-магазин My-shop.ru
Акции   
Персональный раздел v
   Доставка    Оплата    Скидки    Форум    Помощь
для Москвы  +7 (495) 638-53-38
бесплатно для РФ  +7 (800) 100-53-38
 
0
• 
Образование, учебная литература (188353)
• 
ВУЗовская литература (29239)
• 
Информатика. Электроника. Связь (1853)
• 
Учебники: доп. пособия (1189)



Цифровая схемотехника

Угрюмов Е. (найти все товары)

Цифровая схемотехникаРассматриваются цифровые и аналоговые компоненты и структуры электронных систем обработки информации, являющиеся базой для создания разнообразной аппаратуры, как в области вычислительной техники, так и в смежных областях: цифровой автоматике, измерительной технике, телекоммуникациях и т.д. Диапазон изучаемых вопросов - от уровня логических элементов до уровня простых микропроцессорных систем, в том числе систем на кристалле. Рассмотрены принципы и методика проектирования устройств обработки информации, в том числе с применением языка VHDL и его расширения VHDL AMS, рассчитанного на разработку схем со смешанными сигналами.
В третьем, значительно обновленном, издании отражены новые достижения в области схемотехники, введены контрольные вопросы и задачи.

Издательство: БХВ-Петербург

Рейтинг: - (голосов: 0)
Ваша оценка: 1 2 3 4 5  

дата выпуска: 2010 г. 
издание: 3-е
язык: русский
количество томов: 1
количество страниц: 816 стр.
переплет: твердый
формат: 70x100/16 (170x240 мм)
стандарт: 4 шт.
возрастная категория: 18+ (нет данных)
код системы скидок: 25
код в My-shop.ru: 565146

ISBN: 978-5-9775-0162-0


Угрюмов Е.автор/составительУгрюмов Е., найти все товары


Содержание:

Оглавление. ПРЕДИСЛОВИЕ 1
ВВЕДЕНИЕ 3

ГЛАВА 1. СХЕМОТЕХНИЧЕСКИЕ ПРОБЛЕМЫ ПОСТРОЕНИЯ ЦИФРОВЫХ УСТРОЙСТВ

7
§ 1.1. Модели и параметры логических элементов 7
Простейшая модель логического элемента 7
Сигналы, отображающие логические переменные 8
Учет задержек сигналов в логических схемах 9
Статические параметры логических элементов 10
Уровни напряжений и статическая помехоустойчивость логических элементов 10
Токовые параметры 11
Быстродействие цифровых элементов 12
Мощности потребления цифровых элементов 13
§ 1.2. Типы выходов цифровых элементов 15
Логический выход 16
Выходы с тремя состояниями 17
Открытые выходы 19
Программируемый выход 22
§ 1.3. Схемные особенности выводов КМОП-элементов 23
Pull-up- и Pull-down-резисторы 23
Выводы с запоминанием последнего значения сигнала 25
§ 1.4. Паразитные связи по цепям питания. Фильтрация питающих напряжений 26
Качество заземления 28
Фильтрация напряжений питания 29
§ 1.5. Передача сигналов. Помехи в сигнальных линиях. Сигнальные линии повышенного качества 30
Перекрестные помехи и электромагнитные наводки 30
Искажения сигналов в несогласованных линиях 31
Параллельное согласование волновых сопротивлений 33
Последовательное согласование волновых сопротивлений 37
Согласование волновых сопротивлений в конце и начале линии 38
Линии передачи сигналов 38
Линии связи с гальваническими развязками 41
Линии типа "токовая петля" 42
Стандарты сигналов ввода/вывода данных 42
Терминирование на кристалле 47
Банки ввода/вывода 47
Передача данных с двойной скоростью (технология DDR) 48
О разрядностях высокоскоростных шин 49
§ 1.7. Элементы задержки, формирования, обнаружения и генерации импульсов 51
Элементы задержки 51
Формирование импульсов по длительности 54
Разностные преобразователи и детекторы событий 54
Кольцевые генераторы 56
§ 1.8. Элементы визуальной индикации 57
Элементы индикации на светодиодах 57
Индикаторы на жидких кристаллах 59
§ 1.9. О некоторых типовых ситуациях 62
Режимы неиспользуемых входов 62
Согласование уровней сигналов при сопряжении разнотипных элементов 63
Режимы неиспользуемых элементов 65
Наращивание числа входов 65
Снижение нагрузок на выходах логических элементов 65
§ 1.10. Прошлое и настоящее малых и средних интегральных схем. Логические примитивы в системах автоматизированного проектирования 66
Контрольные вопросы и упражнения 69

ГЛАВА 2. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА

73
§ 2.1. Проблематика проектирования комбинационных схем 73
Комбинационные цепи и автоматы с памятью 73
Риски сбоя 74
Сигналы синхронизации 75
Распространение сигналов в комбинационных цепях 76
Этапы разработки и средства реализации комбинационных цепей 77
Логические блоки табличного типа 78
Логические блоки с матрицами И и ИЛИ 79
Блоки на основе типовых логических элементов 79
§ 2.2. Двоичные дешифраторы 81
Схемотехническая реализация дешифраторов 83
Пример применения дешифратора 84
Воспроизведение логических функций 86
§ 2.3. Приоритетные и двоичные шифраторы. Указатели старшей единицы 87
§ 2.4. Мультиплексоры и демультиплексоры 91
Мультиплексоры 91
Мультиплексоры в КМОП-схемотехнике 92
Многоразрядные мультиплексоры 94
Наращивание размерности мультиплексоров 95
Демультиплексоры 95
Мультиплексоры и демультиплексоры в системах коммутации 97
§ 2.5. Универсальные логические модули на основе мультиплексоров 98
Первый способ настройки УЛМ 98
Второй способ настройки УЛМ 99
Структуры УЛМ, содержащие несколько мультиплексоров 101
§ 2.6. Компараторы 102
Сравнение на равенство 103
Сравнение на "больше" 104
Пример реализации компаратора 104
§ 2.7. Схемы контроля 105
Цели и задачи контроля 106
Мажоритарные элементы 106
Контроль по модулю 2 108
Схемы свертки 109
Передача данных с контролем по модулю 2 111
Контроль логического преобразователя 111
Контроль с использованием кодов Хемминга 112
Схемы кодера и декодера для кода Хемминга 115
§ 2.8. Сумматоры 116
Одноразрядный сумматор 116
Сумматор для последовательных операндов 119
Сумматор параллельных операндов с последовательным переносом 120
Сумматор с передачей сигнала переноса по цепочке замкнутых ключей 121
Сумматор параллельных операндов с параллельным переносом 123
Сумматоры групповой структуры 126
Сумматор с условным переносом 128
Микросхемы сумматоров 129
§ 2.9. Арифметико-логические устройства и блоки ускоренного переноса 130
§ 2.10. Матричные умножители 132
Множительно-суммирующие блоки 133
Наращивание размерности матричных умножителей 134
Схемы ускоренного умножения 136
Учет знаков сомножителей 139
§ 2.11. Быстрые сдвигатели 139
Сдвигатель, управляемый кодом "1 из N" 139
Сдвигатель, управляемый двоичным кодом 141
Контрольные вопросы и упражнения 142

ГЛАВА 3. ТРИГГЕРЫ. ТАКТИРОВАНИЕ И СИНХРОНИЗАЦИЯ В ЦИФРОВЫХ УСТРОЙСТВАХ

145
§ 3.1. Триггеры. Основные сведения. Внешнее поведение 145
Бистабильная ячейка 145
Простейший триггер 146
Классификация триггеров 147
Классификация триггеров по логическому функционированию 148
Классификация триггеров по способу приема информации 149
Тактирование уровнем. Режим прозрачности. Круговые гонки 152
Времена предустановки и выдержки 153
Метастабильные состояния триггеров 154
Способы описания триггеров 155
§ 3.2. Схемотехника триггерных устройств 158
Триггеры в биполярной схемотехнике 158
Простые RS-триггеры и защелки 158
Логические структуры триггеров T и JK 159
Двухступенчатые триггеры 161
Одноступенчатые триггеры, управляемые фронтом 163
Входы установки/сброса и разрешения тактирования 164
Триггеры в схемотехнике КМОП 165
Триггер-защелка 165
Двухступенчатый триггер 167
Примеры стандартных триггеров. Примитивы триггеров в системах автоматизированного проектирования цифровых устройств 167
§ 3.3. Примеры использования триггеров 170
Ввод логических сигналов от механических ключей 170
Синхронизаторы 172
Арбитры 173
§ 3.4. Тактирование и синхронизация. Общие сведения 175
Тактирование процессов 175
Системы с передачей в приемник тактовых сигналов 176
Выработка тактовых сигналов в приемнике данных 177
Синхронизация сигналов 177
§ 3.5. Тактирование сигналами, выработанными генератором 178
Общие сведения. Возможные решения 178
Концепции тактирования 178
Фазность тактирования 179
Разомкнутые и замкнутые системы тактирования 179
Медленные и быстрые сдвиги фаз ТИ 180
Обобщенный тракт обработки данных 180
Параметры тактовых импульсов 181
Длительности импульса и паузы 181
Стабильность частоты 182
Крутизна фронтов 182
§ 3.6. Структура и элементы систем тактирования 183
Структура системы тактирования 183
Кварцевые генераторы 184
Вторичные тактовые сигналы 187
Размножение тактовых импульсов 189
§ 3.7. Однофазное и двухфазное тактирование 190
Однофазное тактирование 190
Двухфазное тактирование 194
Многофазное тактирование 197
§ 3.8. Блоки PLL, DLL и DCM 197
Блоки PLL 198
Блоки DLL 200
Блоки DCM 201
§ 3.9. Тактирование сигналами, выработанными в приемниках информации 202
Выработка тактовых сигналов без передачи эталонов 202
Выработка тактовых сигналов c передачей эталона 204
О самосинхронизирующихся схемах 204
§ 3.10. Ввод внешних сигналов в синхронные устройства. Синхронизаторы 205
Ввод асинхронных сигналов 205
Синхронные, асинхронные и "полусинхронные" сигналы 206
Синхронизаторы мезохронных сигналов 207
Синхронизаторы с элементами задержек 207
Синхронизаторы с двумя регистрами 209
Синхронизатор с круговым буфером 210
Синхронизаторы плезиохронных сигналов 212
Контрольные вопросы и упражнения 212

ГЛАВА 4. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА (АВТОМАТЫ С ПАМЯТЬЮ)

217
§ 4.1. Введение в проблематику проектирования автоматов с памятью 217
О проектировании автоматов 219
Примеры проектирования 222
Вариант 1 223
Автомат, построенный на триггерах D и элементах И-НЕ 223
Вариант 2 224
Автомат, построенный на JK-триггерах и элементах И-НЕ 224
Вариант 3 225
Автомат, реализованный на D-триггерах и мультиплексорах 225
Вариант 4 227
Автомат с состояниями, кодируемыми в коде "1 из N" 227
§ 4.2. Регистры и регистровые файлы 230
Регистровые файлы 232
Сдвигающие регистры 233
Универсальные регистры 234
§ 4.3. Основные сведения о счетчиках. Двоичные счетчики 237
Классификация и режимы работы счетчиков 237
Двоичные счетчики 238
Асинхронные счетчики 238
Синхронные счетчики 240
Счетчики с групповой структурой 242
§ 4.4. Двоично-кодированные счетчики с произвольным модулем 244
Счетчики с модифицированными межразрядными связями 245
Счетчики с управляемым сбросом 247
§ 4.5. Счетчики с недвоичным кодированием 248
Счетчики в коде Грея 249
Счетчики в коде "1 из N" 251
Счетчики в коде "1 из N" на кольцевых регистрах 252
Счетчики в коде "1 из N" на основе счетчиков Джонсона 255
§ 4.6. Полиномиальные счетчики. Делители полиномов 258
Схемы генераторов псевдослучайных последовательностей 260
Кодеры и декодеры циклических кодов 262
Контрольные вопросы и упражнения 263

ГЛАВА 5. ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

267
§ 5.1. Основные сведения. Параметры. Классификация 267
Важнейшие параметры ЗУ 268
Классификация ЗУ 270
ЗУ типа ROM 272
ЗУ типа RAM 273
Классификация статических ЗУ 273
Классификация динамических ОЗУ 274
Классификация перспективных ЗУ 275
Модули памяти 276
§ 5.2. Основные структуры запоминающих устройств 277
Структура 2D 277
Структура 3D 277
Структура 2DM 280
Блочные структуры 281
Видеопамять 283
Буферы FIFO, LIFO, круговой 284
Кэш-память 287
Модели основной памяти и кэша 288
Полностью ассоциативная кэш-память 290
Кэш-память с прямым размещением 291
Кэш-память с частично-ассоциативным отображением 291
§ 5.3. Структурные методы повышения быстродействия запоминающих устройств 294
Быстрый страничный доступ 294
Пакетная передача данных и команд 295
Технологии DDR и QDR 295
Многобанковые структуры 296
Конвейеризация трактов передачи данных 296
§ 5.4. Запоминающие устройства ROM, PROM, EPROM, EEPROM 297
ROM 297
Масочные ROM 298
Лазерные ROM 299
PROM и EPROM-OTP 299
EPROM и EEPROM 301
МНОП-транзисторы 301
Транзисторы с плавающим затвором 303
Транзисторы с двумя затворами 303
EPROM 304
EPROM-OTP 304
EEPROM 304
Внешняя организация рабочих режимов для микросхем постоянной памяти 305
Пример схемы ЗУ типа EPROM 306
§ 5.5. Флэш-память 307
Основные разновидности 307
Накопители с ячейками ИЛИ-НЕ и И-НЕ 308
Накопители на ячейках ИЛИ-НЕ 308
Накопители на ячейках И-НЕ 309
Средства улучшения характеристик 310
Команды управления 311
Память с несимметричными блоками 312
Память с симметричными блоками (файловая) 314
Память с многоуровневым хранением заряда 316
Память с зеркальным битом 317
Флэш-память с MLC-ячейками И-НЕ 318
§ 5.6. Последовательные репрограммируемые ЗУ 320
§ 5.7. Импульсное питание ROM 321
§ 5.8. Использование программируемых ЗУ для решения задач обработки информации 322
Реализация логических функций 322
Реализация конечных автоматов 323
Воспроизведение числовых функций 323
§ 5.9. Статические оперативные ЗУ 325
Структура асинхронного (стандартного) ЗУ 325
Запоминающие элементы 327
Запоминающий элемент в схемотехнике КМОП 327
Запоминающий элемент в схемотехнике n-МОП 327
Требования к усилителям считывания 328
Внешняя организация и временные диаграммы 329
Пример асинхронного ЗУ 331
Синхронные ЗУ 331
Структура синхронных ЗУ 333
§ 5.10. Искусственная энергонезависимость статических ОЗУ 334
Варианты с резервным источником питания 334
Память NV-SRAM 336
§ 5.11. Статические ЗУ типа БиКМOП 337
§ 5.12. Динамические запоминающие устройства — базовая структура 338
Запоминающие элементы 338
Усилители-регенераторы 341
Мультиплексирование шины адреса 342
Внешняя организация и временные диаграммы 342
Схема динамического ЗУ 343
§ 5.13. Динамические запоминающие устройства повышенного быстродействия 346
FPM, EDORAM, BEDORAM 346
FPM 346
ЕDORAM 347
BEDORAM 348
SDRAM и DDR SDRAM 348
RDRAM 352
Состав микросхем памяти RDRAM 353
Структура канала 353
Связь канала с микросхемами и их совместная работа 354
CDRAM 356
Ускорение произвольного доступа 357
ЗУ с блочной структурой 357
RLDRAM 358
FCRAM 359
§ 5.14. Регенерация данных в динамических ЗУ 359
Рабочий режим 360
Переход к режиму регенерации 361
Режим регенерации 361
Квазистатические ЗУ 361
§ 5.15. Перспективные запоминающие устройства 362
FRAM (ферроэлектрические ЗУ) 362
PFRAM (полимерно-ферроэлектрические ЗУ) 364
MRAM (магниторезистивные ЗУ) 365
ЗУ типа OUM (с фазовыми переходами вещества) 366
§ 5.16. Заключительные замечания 366
Контрольные вопросы и упражнения 368

ГЛАВА 6. ПРОСТЫЕ МИКРОПРОЦЕССОРЫ И МИКРОПРОЦЕССОРНЫЕ СИСТЕМЫ. МИКРОКОНТРОЛЛЕРЫ

371
§ 6.1. Общие сведения. Структура и функционирование микропроцессорной системы 371
Структура простой МПС 373
Мультиплексирование шины адресов/данных 376
Принстонская и Гарвардская архитектуры процессоров 376
§ 6.2. Структура микропроцессора 378
Операционный блок 379
Блок регистров 380
Дешифрация команд 381
Блок синхронизации и управления 382
Исключения и прерывания 383
Блок управления прерываниями 384
§ 6.3. Функционирование микропроцессора 386
Синхронизация и последовательность действий МП 386
Адресные пространства, способы адресации, форматы команд 391
О системе команд 393
Пример выполнения команды и фрагмента программы 396
§ 6.4. О развитии микропроцессорной техники 399
CISC-процессоры 400
RISC-процессоры 400
VLIW-процессоры 400
Направления развития МП 400
§ 6.5. Управление памятью и внешними устройствами 402
Абсолютная и неабсолютная адресации 402
Интерфейсы с общей и раздельной шиной 402
Построение модуля памяти 403
Схемы подключения памяти к шинам МПС 404
Пример 1. Абсолютная адресация 404
Пример 2. Неабсолютная адресация 405
Пример 3. Декодирование адресов при совмещенном вводе/выводе 407
Выработка сигналов управления 408
Анализ нагрузочных условий 412
Согласование временных диаграмм МП и ЗУ 412
Разновидности операций ввода/вывода 415
Обмен по инициативе программы 415
Обмен по прерываниям 416
Прямой доступ к памяти 416
Безусловный программный ввод/вывод 416
Условный программный ввод/вывод 418
§ 6.6. Микроконтроллеры. Основные сведения 421
§ 6.7. Структура микроконтроллера 423
§ 6.8. Организация памяти и функционирование МК 427
Распределение памяти в МК AVR 427
Способы адресации 429
Выполнение команд 429
Режимы потребления мощности 430
Система прерываний 431
Программирование МК 431
Контрольные вопросы и упражнения 432

ГЛАВА 7. ИНТЕРФЕЙСНЫЕ СХЕМЫ, АДАПТЕРЫ, КОНТРОЛЛЕРЫ

435
§ 7.1. Общие сведения 435
Интерфейсы микропроцессорных систем 435
§ 7.2. Шинные формирователи и буферные регистры 438
Шинные формирователи 438
Буферные регистры 440
§ 7.3. Параллельные порты 441
§ 7.4. Параллельные адаптеры 443
Структура адаптера 444
Режимы работы портов 444
Режим 0 445
Режим 1 445
Режим 2 446
Работа адаптера в режиме 1 446
Работа адаптера в режиме 2 448
§ 7.5. Передачи последовательных данных 449
Тракты передачи последовательных данных 449
Характер передаваемой информации 450
Асинхронные и синхронные передачи 451
Структура кадра при последовательной асинхронной передаче 451
Работа приемника при асинхронных передачах 452
Фиксируемые ошибки передачи 453
Синхронные передачи 453
§ 7.6. Связные адаптеры 454
Передатчик ПСА 456
Приемник ПСА 458
§ 7.7. Интерфейсы SPI и I2C 462
Интерфейс SPI 462
Интерфейс I2C 466
§ 7.8. Схемы обслуживания прерываний 467
Программный опрос 468
Аппаратный опрос источников прерываний 468
Контроллеры прерываний 469
Структура ПКП 471
§ 7.9. Контроллеры прямого доступа к памяти 475
Структура и функции КПД 476
Выводы и сигналы контроллера 480
Передачи "память-память" 481
Наращивание числа каналов ПДП 481
§ 7.10. Таймеры 482
Простые таймеры 482
Таймер 0 482
Таймер 1 484
Формирование ШИМ-сигналов 484
Сторожевой таймер 485
Программируемый интервальный таймер 486
Структура таймера 487
Режим 0 489
Режим 1 489
Режим 2 491
Режим 3 491
Режим 4 492
Режим 5 493
§ 7.11. Схемотехника интерфейса JTAG 493
Интерфейс JTAG и граничное сканирование 493
Ячейка BSC 495
Интерфейс JTAG 495
Транспортный механизм 496
Устройство управления граничным сканированием 496
Механизм граничного сканирования 497
Команды граничного сканирования 498
Расширения интерфейса JTAG 499
Контрольные вопросы и упражнения 501

ГЛАВА 8. SPLD И CPLD — ПРОСТЫЕ И СЛОЖНЫЕ ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА

505
§ 8.1. Микросхемы с программируемой структурой. Вводные замечания 505
§ 8.2. Программируемые логические матрицы и программируемая матричная логика (ПЛМ и ПМЛ) 508
Структура ПЛМ 508
Упрощенное изображение схем ПЛМ 510
Воспроизведение скобочных форм логических функций 511
Схемотехника ПЛМ 511
Подготовка задачи к решению на ПЛМ 514
Структура ПМЛ 515
Обогащение функциональных возможностей ПЛМ и ПМЛ 516
Программирование выходных буферов 516
Применение двунаправленных выводов 518
Введение элементов памяти 519
Использование разделяемых конъюнкторов в схемах ПМЛ 520
Примеры отечественных ПМЛ 521
ПМЛ без элементов памяти 522
ПМЛ c элементами памяти 522
Пример подготовки задачи к решению с помощью ПМЛ 523
ПМЛ типа PAL 22V10 525
§ 8.3. CPLD — cложные программируемые логические устройства 528
Структура CPLD 528
Функциональные блоки CPLD 529
Логические расширители 530
Макроячейки 531
Системы коммутации CPLD 533
Блоки ввода/вывода CPLD 535
Пример типичной CPLD 536
Контрольные вопросы и упражнения 539

ГЛАВА 9. FPGA — ПРОГРАММИРУЕМЫЕ ПОЛЬЗОВАТЕЛЯМИ ВЕНТИЛЬНЫЕ МАТРИЦЫ

541
§ 9.1. Общие сведения 541
Свойства и возможности FPGA 541
Программируемые элементы 543
§ 9.2. Архитектура и основные блоки FPGA 546
Базовая архитектура 546
Усложненные архитектуры 547
Логические блоки 548
Системы межсоединений 554
Блоки ввода/вывода 560
§ 9.3. Ресурсы памяти 563
Распределенная память 563
Встроенная память 566
Применение встроенных блоков памяти 570
§ 9.4. Умножители и блоки ЦОС 572
Умножители 572
Основные операции обработки сигналов 574
Структура ЦОС-блока 578
§ 9.5. Программируемые аналоговые и аналого-цифровые схемы 582
Два варианта интегральных аналоговых схем 582
Практические разработки 585
§ 9.6. Способы оценки параметров ПЛИС 590
Оценки логической сложности ПЛИС 590
Оценки быстродействия 592
Факторы, влияющие на стоимость 593
§ 9.7. Конфигурирование программируемых микросхем 594
Режимы конфигурирования 594
Этапы конфигурирования 595
§ 9.8. Засекреченность проектов 596
Клонирование и реконструкция проектов 597
§ 9.9. Примеры типичных FPGA средней сложности 599
FPGA с триггерной памятью конфигурации 599
FPGA с программируемыми перемычками 601
Контрольные вопросы 604

ГЛАВА 10. ПРОГРАММИРУЕМЫЕ СИСТЕМЫ НА КРИСТАЛЛЕ

607
§ 10.1. Основные сведения 607
IP-ядра. Блочное и платформенное проектирование 608
Типы программируемых "систем на кристалле" 610
Soft-ядра процессоров 614
Hard-ядра процессоров 618
Шинные системы 621
§ 10.2. FPGA класса "система на кристалле" 622
Серия Stratix 622
Серия Virtex 626
Микросхемы с флэш-памятью конфигурации 630
§ 10.3. Системы на кристалле микроконтроллерного типа 632
Серия PSoC 633
Контрольные вопросы 639

ГЛАВА 11. МИКРОСХЕМЫ, ПРОГРАММИРУЕМЫЕ С УЧАСТИЕМ ИЗГОТОВИТЕЛЯ

641
§ 11.1. Базовые матричные кристаллы (вентильные матрицы, программируемые изготовителем) 641
Основные сведения 641
Классификация БМК 643
Компонентный состав базовых ячеек 647
Основные понятия и определения 649
Параметры БМК 650
Этапы проектирования МАБИС 651
§ 11.2. Структурированные вентильные матрицы 653
Конвертация проектов 653
Практические разработки 654
Контрольные вопросы 657

ГЛАВА 12. МЕТОДИКА И СРЕДСТВА АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ

659
§ 12.1. Общее описание процесса проектирования 659
§ 12.2. О выборе альтернативных средств реализации проекта 665
Традиционная реализация проектов 666
Реализация проектов на кристаллах с программируемыми структурами 667
Место программируемой логики в процессе создания современной аппаратуры 671
§ 12.3. Инструментарий проектировщика 673
Средства системного этапа проектирования 674
Разработка специфических фрагментов проекта 675
Средства разработки процессорной части проекта 676
Средства разработки цифровой части проекта 678
Средства разработки аналоговых и аналого-цифровых фрагментов 681
Работа и средства этапа комплексной отладки проекта 681
Специфика конструирования и отладки проектов на ПЛИС и СнПК 682
§ 12.4. Системный этап проектирования цифровых устройств на базе ПЛИС 683
Выбор САПР 684
Представление проекта на блочно-функциональном уровне 684
Средства описания проекта 686
Графическое представление проекта 686
Текстовое описание 687
Языки низкого уровня 687
Языки высокого уровня 688
Средства описания автоматов 688
§ 12.5. Маршрут проектирования ПЛИС и возможности типовых САПР 690
Этапы проектных процедур с использованием САПР 690
§ 12.6. Основные сведения о языке VHDL 694
Назначение и возможности языка 694
Основные понятия и синтаксические конструкции языка 695
Описание проекта на языке VHDL 698
Примеры описаний элементов на языке VHDL 698
Структурное и поведенческое описание проекта 701
Язык VHDL для моделирования и синтеза 701
О возможностях и средствах описания типовых узлов цифровой техники 702
Введение в язык VHDL-AMS 727
§ 12.7. Пример автоматизированного проектирования цифрового устройства с использованием языков описания аппаратуры 737
Первый этап. Рассмотрение ТЗ на разрабатываемое устройство 737
Второй этап. Разработка общей структуры операционного блока 738
Третий этап. Описание работы управляющего автомата 740
Пояснения к синтаксису VHDL программы устройства управления 742
Четвертый этап. Компиляция проекта и основные параметры устройства 746
Пятый этап. Тестирование проекта 746
Шестой этап. Автоматическое определение временных характеристик устройства 748
Седьмой этап. Практическое использование результатов проектирования 748
Контрольные вопросы и упражнения 748
ПРИЛОЖЕНИЕ. ОСНОВНЫЕ ЛОГИЧЕСКИЕ ОПЕРАЦИИ И ЗАКОНЫ 755
Контрольные вопросы и упражнения 758
СЛОВАРЬ ИНОСТРАННЫХ СОКРАЩЕНИЙ И ТЕРМИНОВ 761
ПРИНЯТЫЕ СОКРАЩЕНИЯ 769
ЛИТЕРАТУРА И ИСТОЧНИКИ ИНФОРМАЦИИ В ИНТЕРНЕТЕ 775
Краткая библиография 775
Интернет-ресурсы 779
ПРЕДМЕТНЫЙ УКАЗАТЕЛЬ 781



нет в наличии
сообщить о поступлении в продажу

|